Autor: Mauro Benito Montoya Arenas (mauro2017pre@gmail.com)

Laboratorio N°4: “Lógica CMOS dinámica” – “Lógica DCVS”

 RESUMEN:

En este laboratorio primero creamos el layout de una función booleana que nos dan utilizando CMOS dinámica. Para eso tenemos que tener en cuenta el diagrama de tiempos que nos dan en la guía. Seguidamente hacemos el layout de una ecuación booleana pero esta vez en lógica DCVSL dinámico. Debemos tener en cuenta que este circuito tiene una salida out y una salida out negada. Después, en el ejercicio 3 hacemos un layout de otra ecuación, pero en lógica CMOS domino. En el ejercicio 4 analizamos las características de 2 circuitos que tendrán transistores con distintos W y L. Por último, en el ejercicio 5 interpretamos el layout que nos presentan. A partir del cual obtuvimos su representación con transistores y su lógica booleana.

INTRODUCCION:

Las lógicas CMOS dinámicas pretenden reducir el área de la lógica CMOS convencional. Evitando los inconvenientes de otras alternativas estáticas: Consumo en estado estacionario y degradación de niveles lógicos. El principio de operación de estas lógicas se basa en 2 fases diferentes de funcionamiento del circuito, controladas por una señal de reloj:

Precarga: el nodo de salida se carga a un valor lógico, mientras que la red de evaluación permanece desconectada.

Evaluación: La red de evaluación puede alterar el valor del nodo de salida.

La mayor utilidad del software Microwind es la posibilidad que le brinda al usuario de “meterse” dentro de un circuito integrado (CI) a construir, ampliando así las posibilidades de diseño del mismo y sus características mínimas para que cumpla con determinados comportamientos requeridos.

 

OBJETIVOS:

   Ø  Hacer los layouts pedidos en la guía. Tener en consideración el diagrama de tiempos que nos piden que tenga el phi y la entradas.

   Ø  Aprender sobre el funcionamiento de la lógica CMOS dinámica y la lógica DCVS.

   Ø  Detallar las características de los layouts creados: su comportamiento dinámico, el área que ocupa, su ecuación booleana y una vista 3D de su construcción.

 

TEMA PROPUESTO:

Laboratorio N°4: “Lógica CMOS dinámica” – “Lógica DCVS”

BASES TEORICAS:

a)     Marco Teórico:

Lógica CMOS Dinámica: 

Principio de operación:

-          Precarga: CLK=0

Ø  El nodo de salida se precarga a Vdd a través del transistor PMOS.

Ø  El transistor NMOS de evaluación elimina el consumo estatico.

 

-          Evaluación: CLK=1

Ø  El nodo de salida se descarga a GND si la red NMOS tiene un patrón de entrada adecuado.

Ø  El transistor PMOS de precarga elimina el consumo estático.

 

-          Una vez que se descarga el nodo de salida no puede volver a Vdd hasta la siguiente precarga:

Ø  Las entradas solo pueden conmutar una vez durante la evaluación.

        -          Se puede plantear una puerta dual, con una precarga a GND y carga condicional a Vdd durante la evaluación.

        -          La salida puede estar en alta impedancia durante la evaluación, en contra de lo que ocurre con las lógicas estáticas.

Figura 1. Ejemplo de un circuito con tecnología CMOS dinámica

 

b)    Marco conceptual:

Software Microwind:

Descripción: Microwind es una herramienta para diseñar y simular circuitos a nivel de diseño. Resulta engorroso, que siendo la primera vez que una persona trabaje en un software, se encuentre con una cantidad de términos desconocidos y no muy fáciles de entender. Microwind es uno de los paquetes donde más acontece esta dificultad, por tanto, es útil conocer algunos conceptos básicos del programa [2]:
 
ü  Tecnología de proceso: Consiste en un conjunto de reglas de diseño, que permiten construir circuitos integrados con determinadas características.
ü  Layout: Disposición de capas, o layers, que representan la litografía de dispositivos en un circuito integrado. En palabras más castizas, es un conjunto de máscaras, las cuales representan materiales, que son constitutivos de dispositivos a implementarse en un CI.
ü  Layer: Disposición de capas o mascaras que forman un Layout. Layers diferentes representan diferentes tipos de material, los cuales tienen usos específicos dentro de un layout.
ü  Lambda (𝝀): Es una escala de longitud que utiliza Microwind, para ajustar distancias a la tecnología empleada. No debe confundirse este lambda, con el lambda (𝜆) del modelo del modelo de segundo orden del transistor MOSFET operando en región de saturación. Para la tecnología, el valor lambda es ajustado a la mitad del largo del canal de un transistor MOS, por defecto.

Figura 2. Valor de lambda por defecto en Microwind

 

ü  Lambda grid: Es una cuadricula dispuesta sobre el workspace del microwind, escalada en lambdas, que sirve como referencia para ajustar distancias en la construcción de un layout.

 

DESARROLLO DEL TRABAJO:

PREGUNTAS (Resolver cuatro preguntas como mínimo). Diseños con el menor número de transistores.

(*) Diagrama de Tiempos: Para los diseños que se piden de tipo lógica dinámica, use un Diagrama de Tiempos similar al mostrado:

-La frecuencia de operación está dada por 𝜱. Simular a la más alta frecuencia posible.

- Para la señal 𝜱 considerar iguales tiempos de precarga/evaluación.

- Simular considerando las reglas, dadas en clases, para evitar “glitches” en las salidas.

-En la simulación es suficiente verificar con 03 combinaciones de las entradas.

-Usar la opción PULSE para generar las formas de onda de las entradas con respecto a la señal 𝜱. Como se muestra las entradas cambian cuando 𝜱=0, no en los flancos.

Figura 3. Diagrama de tiempos

 

1) Diseñar la función dada usando el estilo CMOS dinámico. Use el Diagrama de Tiempos (*) dado.

En primer lugar, analizamos la tabla de la verdad de la función booleana del ejercicio 1 que tiene 4 entradas:

 

Tabla 1. Tabla de la verdad

 

Ecuación booleana de la red pull-down:

El circuito expresado con transistores es el siguiente:

Figura 4. Circuito obtenido a partir de la ecuación booleana

 

Recordemos que la red CMOS dinámica solo contiene transistores n-mos, por lo que solo usaremos la función F para pull-down. Pasamos ahora a crear el layout correspondiente al circuito:

Figura 5. Layout del circuito del ejercicio 1

 

Comprobamos la ecuación encontrada con el comportamiento dinámico del layout, que debe ser igual que el análisis teórico:

 

Figura 6. Comportamiento dinámico del ejercicio 1

El comportamiento dinámico del circuito demuestra que las ecuaciones halladas teóricamente son correctas.

Área del layout

Figura 7. Medición del área del layout

 

Podemos darnos cuenta que el layout tiene un ancho de 82𝜆 y de largo 31𝜆, por lo que el layout tendrá un área total de:

Frecuencia máxima de operación

 

Vista 3D

 

Figura 8. Transistores en el layout

 

Figura 9. Vista de corte 3D del Layout

 

2) Diseñar F, usando el estilo DCVSL DINÁMICO. Use el Diagrama de Tiempos (*) dado.

F(X1 , X2 , X3 , X4) = (X1 or X2 ) xor (X3 or X4 )

En primer lugar, analizamos la tabla de la verdad de la función booleana de F que tiene 4 entradas:

Tabla 2. Tabla de la verdad

El DVSCL dinámico cuenta con 2 salidas, F y F' 

El circuito expresado en transistores es el siguiente:

            Figura 10. Circuito obtenido a partir de la ecuación booleana 

 

Pasamos ahora a crear el layout correspondiente al circuito:

Figura 11. Layout del circuito del ejercicio 1

 

Comprobamos la ecuación encontrada con el comportamiento dinámico del layout, que debe ser igual que el análisis teórico:

 

Figura 12. Comportamiento dinámico del ejercicio 1

 

El comportamiento dinámico del circuito demuestra que las ecuaciones halladas teóricamente son correctas.

Área del layout

 

Figura 13. Medición del área del layout

 

Podemos darnos cuenta que el layout tiene un ancho de 78𝜆 y de largo 115𝜆, por lo que el layout tendrá un área total de:

Frecuencia máxima de operación

Vista 3D

Figura 14. Transistores en el layout

 

Figura 15. Vista de corte 3D del Layout

3) Diseñar en cascada la función G mediante la función F, usando el estilo DINÁMICO CMOS DOMINÓ. Use el Diagrama de Tiempos (*) dado.

G (X1 , X2 , X3 , X4) = F and X4                   F( X1 , X2 , X3 ) = X1 xor X2 xor X3

En primer lugar, analizamos la tabla de la verdad de la función booleana de F que tiene 4 entradas:

Tabla 3. Tabla de la verdad

 

Con transistores el circuito nos quedaría de la siguiente manera:

Figura 16. Circuito formado con transistores

 

Pasamos ahora a crear el layout correspondiente al circuito:

Figura 17. Layout del circuito del ejercicio 2

 

Comprobamos la ecuación encontrada con el comportamiento dinámico del layout, que debe ser igual que el análisis teórico:

 

Figura 18. Comportamiento dinámico del ejercicio 1

El comportamiento dinámico del circuito demuestra que las ecuaciones halladas teóricamente son correctas.

Área del layout

Figura 19. Medición del área del layout

 

Podemos darnos cuenta que el layout tiene un ancho de 97 𝜆 y de largo 90 𝜆, por lo que el layout tendrá un área total de:

Frecuencia máxima de operación

 

Vista 3D

Figura 20. Transistores en el layout

 

Figura 21. Vista de corte 3D del Layout

 

4) En los circuitos mostrados, las dimensiones W/L se dan en micras. Hacer el layout. Mediante su curva de transferencia, determinar los parámetros y explicar su significado para cada circuito dado:

Figura 22. Parámetros de la curva de transferencia

 

Figura 23. Circuito 1

 

Figura 24. Layout del primer circuito del ejercicio 4

 

Figura 25. Comportamiento dinámico del primer circuito del ejercicio 4

 

Curvas de transferencia:

Figura 26. Curva de transferencia

 

Figura 27. Circuito 2

Figura 28. Layout del primer circuito del ejercicio 4

Figura 29. Comportamiento dinámico del segundo circuito del ejercicio 4

 

Curvas de transferencia:

Figura 30. Curva de transferencia

Interpretación de las curvas de transferencia del circuito 1 y 2

El circuito 1 y el circuito 2 funcionan como inversores. La diferencia es que para el circuito 1 solo hay transistores tipo n. Por lo tanto, cuando en el circuito 1 se conduce el voltaje “1” lógico, esto no se hace de marea correcta. La salida no llega a la referencia deseada. Por eso, la curva de transferencia presenta una pendiente. En cambio en el circuito 2, la señal de salida si llega al “0” lógico y “1” lógico, y su curva de transferencia presenta un cambio casi instantáneo.

 

5) Compruebe la obtención del layout mostrado mediante los grafos de Euler.

Dado su diagrama de STICK simplificado CMOS estático, interprete dicho diagrama, dibuje el circuito esquemático de transistores y obtenga la función lógica de salida.

Verifique mediante su tabla de funcionamiento.

Figura 31. Esquema del ejercicio 5

 

Interpretación

Si observamos en la red pull-up del esquema: Un terminal del transistor A se encuentra a fuente, y el otro terminal está unido, en serie, al transistor B y D (paralelo). Un terminal del transistor B está unido a A y el otro está unido a la salida out. Los transistores C y D están unidos en serie. Justamente el transistor C también tiene un terminal que se dirige a la salida.

Si observamos en la red pull.down del esquema: El transistor A tiene una terminal a tierra y su otro terminal está unido a la salida out. El transistor B también está unido a la salida out, y su otro terminal está unido enserie a los transistores C y D (estos 2 están en paralelo). El transistor C está unido a D y atierra. El transistor D está unido a C en paralelo y a B en serie.

A partir de este esquema podemos hallar el diagrama de Stick, que presentamos a continuación.

Diagrama de Stick

Figura 32. Diagrama de Stick del ejercicio 5

Representación con transistores del circuito

Figura 33. Circuito representado con transistores

 

Podemos realizar ahora la tabla de la verdad del circuito. Primero debemos observar que, cuando la salida no está a tierra (0), debe estar a fuente (1).  Conocemos las veces en las que el circuito está a tierra (por la red pull-down), cuando el circuito no marca tierra completamos el resto con 1. 

Tabla 4. Tabla de la verdad

 

Realizamos ahora el mapa de Karnaugh:

Tabla 5. Mapa de Karnaugh

 

Por el mapa de Karnaugh podemos hallar la función booleana de la salida:

Figura 33. Layout del ejercicio 5

 

Figura 34. Comportamiento dinámico del ejercicio 5

El comportamiento dinámico del circuito demuestra que las ecuaciones halladas teóricamente son correctas.

Área del layout 

Figura 35.  Medición del área del layout

 

Podemos darnos cuenta que el layout tiene un ancho de 59𝜆 y de largo 56𝜆, por lo que el layout tendrá un área total de:

Frecuencia máxima de operación

Vista 3D

Figura 36. Transistores en el layout

 

Figura 37. Vista de corte 3D del Layout

 

CONCLUSIONES

Ø  La frecuencia máxima de operación en los estilos dinámicos está determinado por la señal “phi”, dependiendo del periodo mínimo que tome phi sin que existan glitches en la salida se definirá la frecuencia máxima de operación.

Ø    El estilo DCSVL dinámico presenta 2 salidas F y , como las salidas están negadas, la red pull down para obtener la función F también será F, y la salida para obtener  será F' será F'.

Ø  Una manera de optimizar el espacio y la cantidad de materiales que usamos, es a través del diagrama de Stick. Con el cual podemos encontrar las trayectorias más óptimas para enlazar los transistores.