Autor: Mauro Benito Montoya Arenas (mauro2017pre@gmail.com)

LABORATORIO N°6: “DISEÑO PARA TESTABILIDAD: MODELO STUCK OPEN – STUCK ON”

RESUMEN:

En este laboratorio analizamos los stuck-open y stuck-on de 4 circuitos que realizamos en el laboratorio 4. Estos stuck-open y stuck-on cambiaran la salida, hemos hecho un cuadro comparativo paraa que se pueda reconocer las salidas cambiantes. Aunque existe casos para los cuales no es posible detectar el fallo. En la última parte hemos listado aquellos transistores que no son testables.

INTRODUCCION:

La tendencia del escalamiento tecnológico, busca nuevas alternativas para continuar con la evolución tecnológica. Actualmente transistores con materiales high-k y compuertas metálicas han sido empleados para continuar con el escalamiento. Una opción para seguir con el escalamiento tecnológico más allá de los 32nm es el empleo de nuevas estructuras, tal como los transistores de doble compuerta DGMOSFET, los cuales encuentran en el FinFET la manera más adecuada de fabricarlos. La International Technology Roadmap for Semiconductors (ITRS) reconoce la importancia de estos dispositivos en tecnologías futuras. El FinFET pertenece a la familia de los dispositivos basados en tecnologías de Silicio sobre aislante. Es un dispositivo en forma de aleta, el cual está rodeado por un electrodo de compuerta formando dos canales propiamente alineados en las paredes verticales de dicha aleta. Fallas stuck-open y stuck on han sido tradicionalmente reconocidas como de difícil detección en tecnologías debido principalmente a que se requiere una secuencia de vectores y monitoreo de corriente para su detección. Debido a que en tecnologías futuras; la densidad de dispositivos, así como el número de metales y el número de vías serán incrementados, se tendrá una probabilidad elevada de tener fallas stuck-open y stuck-on. El presente trabajo se enfoca al estudio de fallas stuck-open y stuck-on en compuertas CMOS estáticas y dinámicas.

OBJETIVOS:

Ø Hacer las simulaciones de los stuck-on y stuck-open en dsch.

Ø Aprender sobre las modificaciones en la salida cuando en un transistor del circuito existe stuck on o stuck open.

Ø Detallar las características de la salida cuando existe un stuck open o un stuck on.

TEMA PROPUESTO:

Laboratorio N°6: “Diseño para testabilidad: modelo stuck open – stuck on”

BASES TEORICAS:

a) Marco Teórico:

Stuck open:

Es de esperar que el número de defectos en los procesos de fabricación de circuitos integrados sean elevados. Lo anterior obedece al hecho de que el incremento en el número de transistores, genera un incremento en el número de interconexiones entre ellos; por otra parte, a medida que la tecnología avanza, el número de niveles de metal requerido también aumenta, esto propicia un incremento en el número de vías empleadas. Algunos investigadores han estudiado el comportamiento y test de circuitos digitales con defectos por aberturas totales en interconexiones y fallas stuck-open en tecnologías MOSFET manométricas. Se ha determinado que las elevadas corrientes de fuga presentes tienen un impacto considerable en el comportamiento y test de estos circuitos. Por todas las anteriores razones, el test en circuitos digitales será una tarea de suma importancia; así como determinar de qué manera las corrientes de fuga afectan las metodologías tradicionales de test para la detección de fallas stuck-open.

Figura 1. Stuck open (transistor abierto) en un transistor tipo n

Stuck-on

Normalmente, las pruebas basadas en mediciones IDDQ se utilizan para detectar fallas de transistor atascado (TSON) en circuitos CMOS digitales. A medida que se reducen los tamaños mínimos de las características de los circuitos VLSI digitales y aumentan las magnitudes de la corriente estática de los chips VLSI, la detección de fallas TSON mediante mediciones IDDQ se vuelve difícil, si no imposible. Por esta razón, se están investigando las pruebas basadas en voltaje, llamadas pruebas lógicas en este trabajo. En este trabajo se propone la generación de pruebas lógicas basadas en funciones booleanas implementadas por las puertas en circuitos lógicos digitales CMOS. También mostramos que, cuando estén disponibles, las pruebas propuestas en este trabajo deben preferirse a las pruebas basadas en IDDQ propuestas anteriormente.

Figura 2. Stuck on (transistor cerrado) en un transistor tipo p

Tecnología CMOS:

CMOS o MOSFET complementaria tiene una gran aplicación en el diseño de lógica de computadora. La relativamente alta impedancia de entrada, las rapidas velocidades de conmutación y los bajos niveles de potencia de operación de la configuración CMOS, han dado por resultado una disciplina totalmente nueva conocida como diseño de lógica CMOS [1].

Figura 3. CMOS inversor

Figura 4. Símbolos de los nMOS y pMOS

a) Marco conceptual:

Software Microwind:

Descripción: Microwind es una herramienta para diseñar y simular circuitos a nivel de diseño. Resulta engorroso, que siendo la primera vez que una persona trabaje en un software, se encuentre con una cantidad de términos desconocidos y no muy fáciles de entender. Microwind es uno de los paquetes donde más acontece esta dificultad, por tanto, es útil conocer algunos conceptos básicos del programa [2]:

- Tecnología de proceso: Consiste en un conjunto de reglas de diseño, que permiten construir circuitos integrados con determinadas características.

- Layout: Disposición de capas, o layers, que representan la litografía de dispositivos en un circuito integrado. En palabras más castizas, es un conjunto de máscaras, las cuales representan materiales, que son constitutivos de dispositivos a implementarse en un CI.

- Layer: Disposición de capas o mascaras que forman un Layout. Layers diferentes representan diferentes tipos de material, los cuales tienen usos específicos dentro de un layout.

- Lambda (𝝀): Es una escala de longitud que utiliza Microwind, para ajustar distancias a la tecnología empleada. No debe confundirse este lambda, con el lambda (𝜆) del modelo del modelo de segundo orden del transistor MOSFET operando en región de saturación. Para la tecnología, el valor lambda es ajustado a la mitad del largo del canal de un transistor MOS, por defecto.

Figura 5. Valor de lambda por defecto en Microwind

- Lambda grid: Es una cuadricula dispuesta sobre el workspace del microwind, escalada en lambdas, que sirve como referencia para ajustar distancias en la construcción de un layout.

Software DSCH:

Descripción:

El programa DSCH es un editor y simulador lógico. DSCH se utiliza para validar la arquitectura del circuito lógico antes de que se inicie el diseño microelectrónico. DSCH proporciona un entorno fácil de usar para el diseño de lógica jerárquica y una simulación rápida con análisis de retardo, que permite el diseño y validación de estructuras lógicas complejas.

DSCH también incluye los símbolos, modelos y soporte de montaje para los controladores 8051 y PIC16F84. Los diseñadores pueden crear circuitos lógicos para interactuar con estos controladores y verificar los programas de software usando DSCH.

Características:

- Entorno amigable para el usuario para el diseño rápido de circuitos lógicos.

Admite el diseño de lógica jerárquica.

- Se agregó una herramienta sobre análisis de fallas a nivel de puerta de digital. Fallos: atascado en 1, atascado en 0. La técnica permite la inyección de una sola falla atascada en los nodos del circuito.

- Interfaz mejorada entre DSCH y Winspice.

- Maneja tanto la simulación lógica convencional basada en patrones como la simulación intuitiva en pantalla manejada por el mouse.

- Extractor incorporado que genera una lista de redes SPICE a partir del diagrama esquemático

(Compatible con PSPICETM y WinSpiceTM).

- Genera una descripción VERILOG del esquema para la conversión del diseño.

- Acceso inmediato a las propiedades del símbolo (Delay, fanout).

- Soporte de modelo y montaje para microcontroladores 8051 y PIC 16F84.

- Soporte de tecnología submicrónica, submicrónica profunda y nanoescala.

- Apoyado por una enorme biblioteca de símbolos

Figura 6. Multiplexor 74ls138 hecho con el software DSCH

DESARROLLO DEL TRABAJO:

1) De las siguientes preguntas del Laboratorio N° 4: 1, 2, 3, 5.

Resolver como mínimo 02 (DOS) preguntas usando con las indicaciones dadas. Para lógicas dinámicas considerar la señal φ = 1Ghz. Para cada circuito se pide:

a) Determinar el número de transistores del circuito que pueden tener los fallos S-OPEN y fallo S-ON.

Laboratorio Nº4: Pregunta 1

En primer lugar, analizamos la tabla de la verdad de la función booleana del ejercicio 1 que tiene 4 entradas:

X1	X2	X3	X4	phi	F
0	0	0	0	0	1	Precarga
0	0	0	0	1	1	Evaluación
0	0	0	1	0	1	Precarga
0	0	0	1	1	0	Evaluación
0	0	1	0	0	1	Precarga
0	0	1	0	1	0	Evaluación
0	0	1	1	0	1	Precarga
0	0	1	1	1	1	Evaluación
0	1	0	0	0	1	Precarga
0	1	0	0	1	0	Evaluación
0	1	0	1	0	1	Precarga
0	1	0	1	1	0	Evaluación
0	1	1	0	0	1	Precarga
0	1	1	0	1	0	Evaluación
0	1	1	1	0	1	Precarga
0	1	1	1	1	0	Evaluación
1	0	0	0	0	1	Precarga
1	0	0	0	1	0	Evaluación
1	0	0	1	0	1	Precarga
1	0	0	1	1	0	Evaluación
1	0	1	0	0	1	Precarga
1	0	1	0	1	0	Evaluación
1	0	1	1	0	1	Precarga
1	0	1	1	1	0	Evaluación
1	1	0	0	0	1	Precarga
1	1	0	0	1	1	Evaluación
1	1	0	1	0	1	Precarga
1	1	0	1	1	0	Evaluación
1	1	1	0	0	1	Precarga
1	1	1	0	1	0	Evaluación
1	1	1	1	0	1	Precarga
1	1	1	1	1	1	Evaluación

Tabla 1. Tabla de la verdad

Ecuación booleana de la red pull-down:

Figura 7. Circuito en el software DSCH obtenido a partir de la ecuación booleana

Figura 8. Layout del circuito

Figura 9. Comportamiento dinámico del circuito sin errores

Frecuencia máxima de operación

La máxima frecuencia de operación es la señal phi: f_maxima=1/T_phi =1/(1x10^(-9) )

f_maxima=1 GHz

					X1 N-MOS	/X1 N-MOS	X2 N-MOS	/X2 N-MOS	X3 N-MOS	/X3 N-MOS	X4 N-MOS	/X4 N-MOS
X1	X2	X3	X4	F	F-open	F-open	F-open	F-open	F-open	F-open	F-open	F-open
0	0	0	0	1	1	1	1	1	1	1	1	1
0	0	0	1	0	0	0	0	0	0	1	1	0
0	0	1	0	0	0	0	0	0	1	0	0	1
0	0	1	1	1	1	1	1	1	1	1	1	1
0	1	0	0	0	0	1	1	0	0	0	0	0
0	1	0	1	0	0	0	0	0	0	0	0	0
0	1	1	0	0	0	0	0	0	0	0	0	0
0	1	1	1	0	0	1	1	0	0	0	0	0
1	0	0	0	0	1	0	0	1	0	0	0	0
1	0	0	1	0	0	0	0	0	0	0	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0
1	0	1	1	0	1	0	0	1	0	0	0	0
1	1	0	0	1	1	1	1	1	1	1	1	1
1	1	0	1	0	0	0	0	0	0	1	1	0
1	1	1	0	0	0	0	0	0	1	0	0	1
1	1	1	1	1	1	1	1	1	1	1	1	1

Tabla 2. Posibles errores stuck open en el circuito

					X1 N-MOS	/X1 N-MOS	X2 N-MOS	/X2 N-MOS	X3 N-MOS	/X3 N-MOS	X4 N-MOS	/X4 N-MOS
X1	X2	X3	X4	F	F-on	F-on	F-on	F-on	F-on	F-on	F-on	F-on
0	0	0	0	1	0	1	0	1	0	1	0	1
0	0	0	1	0	0	0	0	0	0	0	0	0
0	0	1	0	0	0	0	0	0	0	0	0	0
0	0	1	1	1	0	1	0	1	1	0	1	0
0	1	0	0	0	0	0	0	0	0	0	0	0
0	1	0	1	0	0	0	0	0	0	0	0	0
0	1	1	0	0	0	0	0	0	0	0	0	0
0	1	1	1	0	0	0	0	0	0	0	0	0
1	0	0	0	0	0	0	0	0	0	0	0	0
1	0	0	1	0	0	0	0	0	0	0	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0
1	0	1	1	0	0	0	0	0	0	0	0	0
1	1	0	0	1	1	0	1	0	0	1	0	1
1	1	0	1	0	0	0	0	0	0	0	0	0
1	1	1	0	0	0	0	0	0	0	0	0	0
1	1	1	1	1	1	0	1	0	1	0	1	0

Tabla 3. Posibles errores stuck on en el circuito

Considerando solo las fallas en los transistores con entradas X1, /X1, X2, /X2, X3, /X3, X4 y /X4 (estos transistores pueden tener fallos stuck open y stuck on). En total pueden existir 8 transistores con fallos stuck-open y 8 transistores con fallos stuck-on. (16 fallos en total)

Laboratorio Nº4: Pregunta 2

F(X1 , X2 , X3 , X4) = (X1 or X2 ) xor (X3 or X4 )

X1	X2	X3	X4	phi	F
0	0	0	0	0	0	Precarga
0	0	0	0	1	0	Evaluación
0	0	0	1	0	0	Precarga
0	0	0	1	1	1	Evaluación
0	0	1	0	0	0	Precarga
0	0	1	0	1	1	Evaluación
0	0	1	1	0	0	Precarga
0	0	1	1	1	1	Evaluación
0	1	0	0	0	0	Precarga
0	1	0	0	1	1	Evaluación
0	1	0	1	0	0	Precarga
0	1	0	1	1	0	Evaluación
0	1	1	0	0	0	Precarga
0	1	1	0	1	0	Evaluación
0	1	1	1	0	0	Precarga
0	1	1	1	1	0	Evaluación
1	0	0	0	0	0	Precarga
1	0	0	0	1	1	Evaluación
1	0	0	1	0	0	Precarga
1	0	0	1	1	0	Evaluación
1	0	1	0	0	0	Precarga
1	0	1	0	1	0	Evaluación
1	0	1	1	0	0	Precarga
1	0	1	1	1	0	Evaluación
1	1	0	0	0	0	Precarga
1	1	0	0	1	1	Evaluación
1	1	0	1	0	0	Precarga
1	1	0	1	1	0	Evaluación
1	1	1	0	0	0	Precarga
1	1	1	0	1	0	Evaluación
1	1	1	1	0	0	Precarga
1	1	1	1	1	0	Evaluación

Tabla 4. Tabla de la verdad

Figura 10. Circuito en el software DSCH obtenido a partir de la ecuación booleana

Figura 11. Layout del circuito

Figura 12. Comportamiento dinámico del circuito sin errores

Frecuencia máxima de operación

La máxima frecuencia de operación es la señal phi: f_maxima=1/T_phi =1/(1x10^(-9) )

f_maxima=1 GHz

					X1 N-MOS	/X1 N-MOS	X2 N-MOS	/X2 N-MOS	X3 N-MOS	/X3 N-MOS	X4 N-MOS	/X4 N-MOS
X1	X2	X3	X4	F	F-open	F-open	F-open	F-open	F-open	F-open	F-open	F-open
0	0	0	0	0	0	0	0	0	0	0	0	0
0	0	0	1	1	1	0	1	0	1	1	0	1
0	0	1	0	1	1	0	1	0	0	1	1	1
0	0	1	1	1	1	0	1	0	1	1	1	1
0	1	0	0	1	1	1	0	1	1	0	1	0
0	1	0	1	0	0	0	0	0	0	0	0	0
0	1	1	0	0	0	0	0	0	0	0	0	0
0	1	1	1	0	0	0	0	0	0	0	0	0
1	0	0	0	1	0	1	1	1	1	0	1	0
1	0	0	1	0	0	0	0	0	0	0	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0
1	0	1	1	0	0	0	0	0	0	0	0	0
1	1	0	0	1	1	1	1	1	1	0	1	0
1	1	0	1	0	0	0	0	0	0	0	0	0
1	1	1	0	0	0	0	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0	0	0	0

Tabla 5. Posibles errores stuck-open en el circuito

					X1 N-MOS	/X1 N-MOS	X2 N-MOS	/X2 N-MOS	X3 N-MOS	/X3 N-MOS	X4 N-MOS	/X4 N-MOS
X1	X2	X3	X4	F	F-on	F-on	F-on	F-on	F-on	F-on	F-on	F-on
0	0	0	0	0	1	0	1	0	1	0	1	0
0	0	0	1	1	1	1	1	1	1	1	1	1
0	0	1	0	1	1	1	1	1	1	1	1	1
0	0	1	1	1	1	1	1	1	1	1	1	1
0	1	0	0	1	1	1	1	1	1	1	1	1
0	1	0	1	0	0	0	0	1	0	0	0	1
0	1	1	0	0	0	0	0	1	0	1	0	0
0	1	1	1	0	0	0	0	1	0	0	0	0
1	0	0	0	1	1	1	1	1	1	1	1	1
1	0	0	1	0	0	1	0	0	0	0	0	1
1	0	1	0	0	0	1	0	0	0	1	0	0
1	0	1	1	0	0	1	0	0	0	0	0	0
1	1	0	0	1	1	1	1	1	1	1	1	1
1	1	0	1	0	0	0	0	0	0	0	0	1
1	1	1	0	0	0	0	0	0	0	1	0	0
1	1	1	1	0	0	0	0	0	0	0	0	0

Tabla 6. Posibles errores stuck on en el circuito

Considerando solo las fallas en los transistores con entradas X1, /X1, X2, /X2, X3, /X3, X4 y /X4 (estos transistores pueden tener fallos stuck open y stuck on). En total pueden existir 12 transistores con fallos stuck-open y 12 transistores con fallos stuck-on. (24 fallos en total)

Laboratorio Nº4: Pregunta 3

G (X1 , X2 , X3 , X4) = F and X4 F( X1 , X2 , X3 ) = X1 xor X2 xor X3

En el caso de los CMOS domino se le pondrá un inversor a la salida, por lo que la ecuación booleana en el pull-down será:

X1	X2	X3	F	X4	G	phi
0	0	0	0	0	0	0	Precarga
0	0	0	0	0	0	1	Evaluación
0	0	0	0	1	0	0	Precarga
0	0	0	0	1	0	1	Evaluación
0	0	1	0	0	0	0	Precarga
0	0	1	1	0	0	1	Evaluación
0	0	1	0	1	0	0	Precarga
0	0	1	1	1	1	1	Evaluación
0	1	0	0	0	0	0	Precarga
0	1	0	1	0	0	1	Evaluación
0	1	0	0	1	0	0	Precarga
0	1	0	1	1	1	1	Evaluación
0	1	1	0	0	0	0	Precarga
0	1	1	0	0	0	1	Evaluación
0	1	1	0	1	0	0	Precarga
0	1	1	0	1	0	1	Evaluación
1	0	0	0	0	0	0	Precarga
1	0	0	1	0	0	1	Evaluación
1	0	0	0	1	0	0	Precarga
1	0	0	1	1	1	1	Evaluación
1	0	1	0	0	0	0	Precarga
1	0	1	0	0	0	1	Evaluación
1	0	1	0	1	0	0	Precarga
1	0	1	0	1	0	1	Evaluación
1	1	0	0	0	0	0	Precarga
1	1	0	0	0	0	1	Evaluación
1	1	0	0	1	0	0	Precarga
1	1	0	0	1	0	1	Evaluación
1	1	1	0	0	0	0	Precarga
1	1	1	1	0	0	1	Evaluación
1	1	1	0	1	0	0	Precarga
1	1	1	1	1	1	1	Evaluación

Tabla 7. Tabla de la verdad

Figura 13. Circuito en el software DSCH obtenido a partir de la ecuación booleana

Figura 14. Layout del circuito

Figura 15. Comportamiento dinámico del circuito sin errores

Frecuencia máxima de operación

La máxima frecuencia de operación es la señal phi: f_maxima=1/T_phi =1/(1x10^(-9) )

f_maxima=1 GHz

					X1 N-MOS	/X1 N-MOS	X2-1 N-MOS	X2-2 N-MOS	/X2-1 N-MOS	/X2-1 N-MOS	X3 N-MOS	/X3 N-MOS	X4 N-MOS
X1	X2	X3	X4	G	G-open	G-open	G-open	G-open	G-open	G-open	G-open	G-open	G-open
0	0	0	0	0	0	0	0	0	0	0	0	0	0
0	0	0	1	0	0	0	0	0	0	0	0	0	0
0	0	1	0	0	0	0	0	0	0	0	0	0	0
0	0	1	1	1	1	0	1	1	0	1	0	1	0
0	1	0	0	0	0	0	0	0	0	0	0	0	0
0	1	0	1	1	1	0	1	0	1	1	1	0	0
0	1	1	0	0	0	0	0	0	0	0	0	0	0
0	1	1	1	0	0	0	0	0	0	0	0	0	0
1	0	0	0	0	0	0	0	0	0	0	0	0	0
1	0	0	1	1	0	1	1	1	1	0	1	0	0
1	0	1	0	0	0	0	0	0	0	0	0	0	0
1	0	1	1	0	0	0	0	0	0	0	0	0	0
1	1	0	0	0	0	0	0	0	0	0	0	0	0
1	1	0	1	0	0	0	0	0	0	0	0	0	0
1	1	1	0	0	0	0	0	0	0	0	0	0	0
1	1	1	1	1	0	1	0	1	1	1	0	1	0

Tabla 8. Posibles errores stuck-open en el circuito

					X1 N-MOS	/X1 N-MOS	X2 N-MOS	X2 N-MOS	/X2 N-MOS	/X2 N-MOS	X3 N-MOS	/X3 N-MOS	X4 N-MOS
X1	X2	X3	X4	G	G-on	G-on	G-on	G-on	G-on	G-on	G-on	G-on	G-on
0	0	0	0	0	0	0	0	0	0	0	0	0	0
0	0	0	1	0	1	0	0	1	0	0	1	0	0
0	0	1	0	0	0	0	0	0	0	0	0	0	1
0	0	1	1	1	1	1	1	1	1	1	1	1	1
0	1	0	0	0	0	0	0	0	0	0	0	0	1
0	1	0	1	1	1	1	1	1	1	1	1	1	1
0	1	1	0	0	0	0	0	0	0	0	0	0	0
0	1	1	1	0	1	0	0	0	1	0	0	1	0
1	0	0	0	0	0	0	0	0	0	0	0	0	1
1	0	0	1	1	1	1	1	1	1	1	1	1	1
1	0	1	0	0	0	0	0	0	0	0	0	0	0
1	0	1	1	0	0	1	1	0	0	0	0	1	0
1	1	0	0	0	0	0	0	0	0	0	0	0	0
1	1	0	1	0	0	1	0	0	0	1	1	0	0
1	1	1	0	0	0	0	0	0	0	0	0	0	1
1	1	1	1	1	1	1	1	1	1	1	1	1	1

Tabla 9. Posibles errores stuck-open en el circuito

Considerando solo las fallas en los transistores con entradas X1, /X1, X2, /X2, X3, /X3, X4 y /X4 (estos transistores pueden tener fallos stuck open y stuck on). En total pueden existir 10 transistores con fallos stuck-open y 10 transistores con fallos stuck-on. (20 fallos en total)

b) Elegir y hallar el vector/vectores de test para detectar 02 fallos S-OPEN y 02 fallos S-ON

Laboratorio Nº4: Pregunta 1

S-OPEN en el transistor tipo n de entrada X1

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> -->F=1 (todas las combinaciones: 16)

Figura 16. Vector de inicialización

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,X4,phi>=<1,0,0,0,1>

Figura 17. Vector de test

<X1,X2,X3,X4,phi>=<1,0,1,1,1>

Figura 18. Vector de test

En total existe 2 vectores de test.

En la salida tendremos:

S-OPEN en el transistor tipo n de entrada /X3

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> -->F=1 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,X4,phi>=<0,0,0,1,1>

Figura 19. Vector de test

<X1,X2,X3,X4,phi>=<1,1,0,1,1>

Figura 20. Vector de test

En total existe 2 vectores de test.

En la salida tendremos:

Para este caso de stuck-on no se puede realizar una medición de corriente, ya que no existirá una trayectoria desde fuente a tierra para aplicar el monitoreo de corriente. En lugar de ello haremos un análisis parecido al stuck-open, con vectores de inicialización y otros de test:

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> --> F=1 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

Evaluación: <X1,X2,X3,X4,phi>=<1,1,0,0,1>

Figura 21. Vector de test

Evaluación: <X1,X2,X3,X4,phi>=<1,1,1,1,1>

Figura 22. Vector de test

En total existen 2 vectores de test.

En la salida tendremos:

Para este caso de stuck-on no se puede realizar una medición de corriente, ya que no existirá un divisor de corriente para aplicar el monitoreo de corriente, en lugar de ello haremos un análisis parecido al stuck-open, con vectores de inicialización y otros de test:

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> --> F=1 (todas las combinaciones: 16)

- En total existen 16 vectores de inicialización.

Vectores de test:

Evaluación: <X1,X2,X3,X4,phi>=<0,0,0,0,1>

Figura 23. Vector de test

Evaluación: <X1,X2,X3,X4,phi>=<1,1,0,0,1>

Figura 24. Vector de test

En total existen 2 vectores de test.

En la salida tendremos:

Laboratorio Nº4: Pregunta 2

S-OPEN en el transistor tipo n de entrada /X1

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> --> F=0 (todas las combinaciones: 16)

Figura 25. Vector de inicialización

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,X4,phi>=<0,0,0,1,1>

Figura 26. Vector de test

<X1,X2,X3,X4,phi>=<0,0,1,X,1>

Figura 27. Vector de test

En total existe 3 vectores de test.

En la salida tendremos

S-OPEN en el transistor tipo n de entrada X4

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> --> F=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,X4,phi>=<0,0,0,1,1>

Figura 28. Vector de test

En total existe 1 vector de test.

En la salida tendremos:

S-ON en el transistor tipo n de entrada X2

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> --> F=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,X4,phi>=<0,0,0,0,1>

Figura 29. Vector de test

En total existe 1 vector de test.

En la salida tendremos:

S-ON en el transistor tipo n de entrada X3

Vectores de inicialización:

Precarga: <X1,X2,X3,X4,phi>=<X,X,X,X,0> --> F=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,X4,phi>=<0,0,0,0,1>

Figura 30. Vector de test

En total existe 1 vector de test.

En la salida tendremos:

Laboratorio Nº4: Pregunta 3

S-OPEN en el transistor tipo n de entrada X2(1)

Para la salida F:

Vectores de inicialización:

Precarga: <X1,X2,X3,phi>=<X,X,X,0> --> F=0 (todas las combinaciones: 16)

Figura 31. Vector de inicialización

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,phi>=<1,1,1,1>

Figura 32. Vector de test

En total existe 1 vector de test.

En la salida tendremos:

Para la salida G:

Vectores de inicialización:

Precarga: <F,X4,phi>=<X,X,0> --> G=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<F,X4,phi>=<X,1,1>

En total existe 1 vector de test (1 vector de test en F x 1 vector de test en G).

En la salida tendremos:

S-OPEN en el transistor tipo n de entrada /X3

Para la salida F:

Vectores de inicialización:

Precarga: <X1,X2,X3,phi>=<X,X,X,0> --> F=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,phi>=<0,1,0,1>

Figura 33. Vector de test

<X1,X2,X3,phi>=<1,1,1,1>

Figura 34. Vector de test

En total existe 2 vectores de test.

En la salida tendremos:

Para la salida G:

Vectores de inicialización:

Precarga: <F,X4,phi>=<X,X,0> --> G=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<F,X4,phi>=<X,1,1>

En total existe 2 vectores de test (2 vectores de test en F x 1 vector de test en G).

En la salida tendremos:

S-ON en el transistor tipo n de entrada X1

Para la salida F:

Vectores de inicialización:

Precarga: <X1,X2,X3,phi>=<X,X,X,0> --> F=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,phi>=<0,0,0,1>

Figura 35. Vector de test

<X1,X2,X3,phi>=<0,1,1,1>

Figura 36. Vector de test

En total existe 2 vectores de test.

En la salida tendremos:

Para la salida G:

Vectores de inicialización:

Precarga: <F,X4,phi>=<X,X,0> --> G=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<F,X4,phi>=<X,1,1>

En total existe 2 vector de test (2 vectores de test en F x 1 vector de test en G).

En la salida tendremos:

S-ON en el transistor tipo n de entrada /X1

Para la salida F:

Vectores de inicialización:

Precarga: <X1,X2,X3,phi>=<X,X,X,0> --> F=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<X1,X2,X3,phi>=<1,0,0,1>

Figura 37. Vector de test

<X1,X2,X3,phi>=<1,1,0,1>

Figura 38. Vector de test

En total existe 2 vectores de test.

En la salida tendremos:

Para la salida G:

Vectores de inicialización:

Precarga: <F,X4,phi>=<X,X,0> --> G=0 (todas las combinaciones: 16)

En total existen 16 vectores de inicialización.

Vectores de test:

<F,X4,phi>=<X,1,1>

En total existe 2 vector de test (2 vectores de test en F x 1 vector de test en G).

En la salida tendremos:

c) De forma conveniente, en el programa DSCH (esquemático) y Microwind (layout) inyectar manualmente y simular los fallos anteriores. Considerar los transistores de dimensiones mínimas (L=0.25 micras).

Laboratorio Nº4: Pregunta 1

S-OPEN en el transistor tipo n de entrada X1

Figura 39. Circuito del stuck-open en el transistor n de entrada X1

Figura 40. Layout del stuck-open en el transistor n de entrada X1

Figura 41. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada X1

S-OPEN en el transistor tipo n de entrada /X3

Figura 42. Stuck-open en el transistor n de entrada /X3

Figura 43. Stuck-open en el transistor n de entrada /X3

Figura 44. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada /X3

S-ON en el transistor tipo n de entrada /X2

Figura 45. Stuck-on en el transistor n de entrada /X2

Figura 46. Stuck-on en el transistor n de entrada /X2

Figura 47. Comportamiento dinámico modificado debido al stuck-on en el transistor n con entrada /X2

S-ON en el transistor tipo n de entrada X4

Figura 48. Stuck-on en el transistor n de entrada X4

Figura 49. Stuck-on en el transistor n de entrada X4

Figura 50. Comportamiento dinámico modificado debido al stuck-on en el transistor n con entrada X4

Laboratorio Nº4: Pregunta 2

S-OPEN en el transistor tipo n de entrada /X1

Figura 51. Circuito del stuck-open en el transistor n de entrada /X1

Figura 52. Layout del stuck-open en el transistor n de entrada /X1

Figura 53. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada X1

S-OPEN en el transistor tipo n de entrada X4

Figura 54. Stuck-open en el transistor n de entrada X4

Figura 55. Stuck-open en el transistor n de entrada X4

Figura 56. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada X4

S-ON en el transistor tipo n de entrada X2

Figura 57. Stuck-on en el transistor n de entrada X2

Figura 58. Stuck-on en el transistor n de entrada X2

Figura 59. Comportamiento dinámico modificado debido al stuck-on en el transistor n con entrada X2

S-ON en el transistor tipo n de entrada X3

Figura 60. Stuck-on en el transistor n de entrada X3

Figura 61. Stuck-on en el transistor n de entrada X3

Figura 62. Comportamiento dinámico modificado debido al stuck-on en el transistor n con entrada X3

Laboratorio Nº4: Pregunta 3

S-OPEN en el transistor tipo n de entrada X2(1)

Figura 63. Circuito del stuck-open en el transistor n de entrada X2(1)

Figura 64. Layout del stuck-open en el transistor n de entrada X2(1)

Figura 65. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada X2(1)

S-OPEN en el transistor tipo n de entrada /X3

Figura 66. Stuck-open en el transistor n de entrada /X3

Figura 67. Stuck-open en el transistor n de entrada /X3

Figura 68. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada /X3

S-ON en el transistor tipo n de entrada X1

Figura 69. Stuck-on en el transistor n de entrada X1

Figura 70. Stuck-on en el transistor n de entrada X1

Figura 71. Comportamiento dinámico modificado debido al stuck-on en el transistor n con entrada X1

S-ON en el transistor tipo n de entrada /X1

Figura 72. Stuck-on en el transistor n de entrada /X1

Figura 73. Stuck-on en el transistor n de entrada /X1

Figura 74. Comportamiento dinámico modificado debido al stuck-on en el transistor n con entrada /X1

d) Verificar si hay algún transistor del circuito que no sea testable.

Laboratorio Nº4: Pregunta 3

G (X1 , X2 , X3 , X4) = F and X4 F( X1 , X2 , X3 ) = X1 xor X2 xor X3

Cuando existe un stuck open en el transistor n con entrada X4.

X1	X2	X3	X4	phi	F	F (stuck-open en X4)
0	0	0	0	0	0	0	Precarga
0	0	0	0	1	0	0	Evaluación
0	0	0	1	0	0	0	Precarga
0	0	0	1	1	1	0 (error)	Evaluación
0	0	1	0	0	0	0	Precarga
0	0	1	0	1	1	0 (error)	Evaluación
0	0	1	1	0	0	0	Precarga
0	0	1	1	1	1	0 (error)	Evaluación
0	1	0	0	0	0	0	Precarga
0	1	0	0	1	1	0 (error)	Evaluación
0	1	0	1	0	0	0	Precarga
0	1	0	1	1	0	0	Evaluación
0	1	1	0	0	0	0	Precarga
0	1	1	0	1	0	0	Evaluación
0	1	1	1	0	0	0	Precarga
0	1	1	1	1	0	0	Evaluación
1	0	0	0	0	0	0	Precarga
1	0	0	0	1	1	0 (error)	Evaluación
1	0	0	1	0	0	0	Precarga
1	0	0	1	1	0	0	Evaluación
1	0	1	0	0	0	0	Precarga
1	0	1	0	1	0	0	Evaluación
1	0	1	1	0	0	0	Precarga
1	0	1	1	1	0	0	Evaluación
1	1	0	0	0	0	0	Precarga
1	1	0	0	1	1	0 (error)	Evaluación
1	1	0	1	0	0	0	Precarga
1	1	0	1	1	0	0	Evaluación
1	1	1	0	0	0	0	Precarga
1	1	1	0	1	0	0	Evaluación
1	1	1	1	0	0	0	Precarga
1	1	1	1	1	0	0	Evaluación

Tabla 10. Tabla de la verdad

Figura 75. Stuck-open en el transistor n de entrada X4

Figura 76. Stuck-open en el transistor n de entrada X4

Figura 77. Comportamiento dinámico modificado debido al stuck-open en el transistor n con entrada /X3

CONCLUSIONES

Ø El stuck on y stuck open se analizan de forma similar para los circuitos dinámicos.

Ø Un circuito no testable se refiere a un circuito cuyas salidas son todas “0” o “1” (no existen vectores de inicialización).

Ø Podemos comprobar la nueva salida cuando existe un stuck open o stuck on simulando el error (en caso de un stuck open en un transistor n podemos ponerlo a tierra y en caso de un stuck on en un transistor n podemos ponerlo a fuente).

Ø Los vectores de inicialización en un circuito dinámico siempre serán las etapas en la que el transistor está en precarga.

Diseño para testabilidad: modelo stuck open – stuck on

LABORATORIO N°6: “DISEÑO PARA TESTABILIDAD: MODELO STUCK OPEN – STUCK ON”

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