LABORATORIO N°1 “LAYOUT DE TRANSISTORES MOS” MICRO-NANO SISTEMAS ELECTRÓNICOS

Autor: Alexis Contacto: alexis_100499_aries@hotmail.com

A) TRANSISTOR N-MOS

Primeramente, nos ubicamos en el entorno del software “Microwind 2” y damos click en la opción de la paleta para empezar a dibujar el transistor.

Primero dibujamos la sección correspondiente a la zona de difusión N (Figura2.1) y después hacemos uso del “Polycilicium” (Figura2.2) que funcionara como el terminal “Gate” del transistor Cmos. Recordar que el fondo negro de la pantalla representa al sustrato tipo p que por defecto está conectado a tierra.

1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique los terminales del transistor n-mos (drain, source, gate, bulk) en su layout del transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación. Interprete el layout realizado por Ud.

El modelo de nivel 1 (modelo de Schiman-Hodges) corresponde a las funciones desarrolladas en la teoría de funcionamientos del transistor CMOS en las ecuaciones que se muestran a continuación:

En este modelo, la descripción de un transistor MOS requiere tres parámetros:

KP Kp parámetro de transconductancia

VTO VTO tensión umbral del transistor

TOX Tox espesor del óxido de puerta

Tox es necesario para tener en cuenta la capacidad de puerta; en caso de no utilizarlo, se supone capacidad de puerta nula.

En lugar de KP puede utilizarse como parámetro de movilidad de los portadores µ calculándose KP a partir del valor de dicha movilidad UO:

UO Kp=µCox =µ

En todo caso, es necesario indicar la dimensión de los transistores L, W, bien dentro del modelo o en la declaración de cada transistor, por defecto se le asigna a L y W el valor de 1 metro, con lo cual se configuran transistores enormes, de 1m² (que son tan grandes que dan a lugar a resultados de simulación erróneos).

El modelo del nivel 1 admite los siguientes efectos de sefundo orden:

-Disminución de la longitud del canal debido a la difusión lateral LD: L´=L-2*L_D

-Modulación de la longitud del canal saturado LMBDA: Lefectiva=L/(1+λVds)

-Efecto substrato: la recta Vto+V pasa a ser Vto+V+φ

Que requiere los parámetros

GAMMA Coeficiente de efecto substrato

PHI potencial superficial para inversión fuerte

O, en su defecto: NSUB N_A dopado del substrato:

Figura 3. Diseño del transistor N-MOS.

En la figura 3 realizamos el layout de un transistor CMOS tipo N, en el cual la parte verde representa al sustrato tipo N que es el canal donde circulara la corriente, en el centro de ubica el “Polycilicium” que representa el terminal “Gate” del transistor y determina las dimensiones W y L del transistor. La parte negra de la pantalla representa el “Bulk” que por defecto está conectado a tierra y conjuntamente cuando el “Gate” este conectado a un potencial positivo que formará un campo eléctrico que atraerá los electrones y huecos desplazando la zona de amortiguamiento creando un canal entre los terminales de “Drain” y “Source” permitiendo el paso de la corriente. Para poder representar todas las posibles opciones de los terminales se utiliza como una fuente clock entre los terminales “Gate” que es el control del canal y “Drain” por donde ingresa la corriente, y se visualiza en el terminal “Source” el paso de la corriente para cada estado de los terminales anteriores.

Ecuaciones del funcionamiento del transistor:

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.

- Características Estáticas: Hacemos click en la opción “Simulate MOS Characteristics” y se nos desplegara un cuadro con las características estáticas de nuestro transistor tal como se muestra en la figura 4.

Figura 4. Características Estáticas del transistor N-MOS.

Figura 5. Características Estáticas del transistor N-MOS.

- Comportamiento Dinámico: Hacemos click en la opción “Start Simulation” para empezar la simulación y se desplegara un cuadro con el comportamiento dinámico del transistor.

Figura 6. Comportamiento Dinámico del transistor N-MOS.

- Vista de corte: Hacemos click en la opción “Process View” el cual nos desplegara una línea que debemos trazar horizontalmente sobre el transistor.

Figura 7. Vista en 2D del transistor N-MOS.

- Vista en 3D: Hacemos click en la opción “Process View” tal como se indica en el recuadro de la flecha, el cual nos desplegara la pantalla del modelo en 3D del transistor.

Figura 8. Vista en 3D del transistor N-MOS.

- Parámetros de dimensiones del layout:

Mostramos las dimensiones del terminal “Drain”

Figura 9. Parámetros del “Drain” del N-MOS.

Mostramos las dimensiones del terminal “Gate”

Figura 10. Parámetros del “Gate” del N-MOS.

Mostramos las dimensiones del terminal “Source”:

Figura 11. Parámetros del “Source” del N-MOS.

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de la descripción, identifique las dimensiones W y L de transistor, muestre en el layout la ubicación de las capacidades parasitas y su valor.

}Figura 12. Ubicación del archivo. cir.

Figura 13. Descripción del archivo. cir del layout.

Figura 14. Ubicación de las capacitancias.

4) Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando opera en la zona de saturación). Considere el modelo de shichman hodges y asuma los parámetros de acuerdo a su layout.

Del modelo de shichman hodges obtenemos las siguientes ecuaciones:

(1)

(2)

De los parámetros de nuestro layout tenemos:

V_GS=2.5V =0.45v GAMMA=0.4 V_B=0V PHI=0.2 W=3.5µm L=1.5µm Kp=300x10^-6

De la ecuación 2 obtenemos:

(3)

Reemplazando la ecuación 3 en la ecuación 1 obtenemos:

Sabemos que:

B) TRANSISTOR P-MOS

Primeramente, nos ubicamos en el entorno del software “Microwind 2” y damos click en la opción de la paleta para empezar a dibujar el transistor.

Primero dibujamos la sección correspondiente al NWell que nos permitirá conectar el sustrato a un voltaje positivo (figura 16.1). Después dibujamos la zona p+difusión (Figura 16.2) que nos permitirá formar los terminales de “Drain” y “Source” por donde estará el canal donde circulará la corriente. A Continuación, se dibujará el “Polycilicium” (Figura 16.3) que será el terminal de “Gate” que controlará el paso de la corriente sobre el canal. Por último, se polariza el N Well con voltaje positivo (Figura 16.4).

Figura 16.1

Figura 16.2

Figura 16.3

Figura 16.4

Figura 17. Diseño del transistor P-MOS.

En la figura 17 realizamos el layout de un transistor CMOS tipo P, en el cual el rectángulo de mayor dimensión representa en n well que será polarizado positivamente para poder formar el campo eléctrico con el terminal “Gate” que es rectángulo de color rojo, para foprmar el canal por donde circulara la corriente del “Drain” hacia el “Source” el cual es controlado por el voltaje que le llega al “Gate”, razón por la cual se le excita con una onda cuadrada para observar la respuesta con señales de voltaje positivo y 0. También excitamos el terminal “Drain” con una onda cuadrada con diferente frecuencia a la del terminal “Gate” para poder visualizar la respuesta a diferentes estados en el que pueden estar estos dos terminales.

Ecuaciones del funcionamiento del transistor:

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.

Figura 18. Características Estáticas del transistor P-MOS.

Figura 19. Características Estáticas del transistor P-MOS.

- Comportamiento Dinámico: Hacemos click en la opción “Start Simulation” para empezar la simulación y se desplegara un cuadro con el comportamiento dinámico del transistor.

Figura 20. Comportamiento Dinámico del transistor P-MOS.

- Vista de corte: Hacemos click en la opción “Process View” el cual nos desplegara una línea que debemos trazar horizontalmente sobre el transistor.

Figura 21. Vista en 2D del transistor P-MOS.

Vista en 3D: Hacemos click en la opción “Process View” tal como se indica en el recuadro de la flecha, el cual nos desplegara la pantalla del modelo en 3D del transistor.